可測(cè)試性設(shè)計(jì)(英語(yǔ):Design for Testability, DFT)是一種集成電路設(shè)計(jì)技術(shù),它將一些特殊結(jié)構(gòu)在設(shè)計(jì)階段植入電路,以便設(shè)計(jì)完成后進(jìn)行測(cè)試。

基本介紹

電路測(cè)試有時(shí)并不容易,這是因?yàn)殡娐返脑S多內(nèi)部節(jié)點(diǎn)信號(hào)在外部難以控制和觀測(cè)。通過(guò)添加可測(cè)試性設(shè)計(jì)結(jié)構(gòu),例如掃描鏈等,內(nèi)部信號(hào)可以暴露給電路外部??傊谠O(shè)計(jì)階段添加這些結(jié)構(gòu)雖然增加了電路的復(fù)雜程度,看似增加了成本,但是往往能夠在測(cè)試階段節(jié)約更多的時(shí)間和金錢(qián)。